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什么叫软硬件联合仿真?为什么说Verilog语言支持软硬件联合设计

发布时间:2019-07-27 05:46 来源:未知 编辑:admin

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  展开全部在数字集成电路的设计中,当设计工程师在用硬件描述语言(HDL:Hardware Description Language)完成设计之后,需要通过仿真来检验设计是否满足预期的功能。在仿真中,设计工作师需要为设计项目建立一个测试平台,这个测试平台为设计项目提供尽可能完备的测试激励,并提供可供观测的输出响应,根据这些输出响应信息,设计工程师便可以判断设计项目是否满足预期的功能。在进行仿真工程时,设计工程师一般先对各个功能模块进行仿真验证,全部通过后再对整个系统设计进行仿真。当设计工程师在仿真中发现错误,就需要进行仔细调试,找出错误发生的原因并加以修改。随着系统设计的复杂性不断增加,当设计集成度超过百万门后,设计正确性的验证比设计本身还要费劲,系统仿真的实时性很难满足要求。在针对复杂电路进行软件仿真时,系统的仿真时间往往需要占据大部分的设计时间。我们常常会为了仿真电路的某些功能,而不得不等上几个小时甚至几天。如何提高仿真效率,减少仿真复杂度,缩短仿真时间,将成为系统设计中的关键一环.利用基于C语言的设计和验证方法来代替传统的基于HDL语言设计的仿真,从而加快仿真速度,但是这种方法只适用设计的早期阶段。为了方便而快速的实现仿真验证,及时得到测试数据,本文提出运用硬件加速的思想,采用硬件仿真平台和软件仿真平台相互通信,即通过主机上运行的仿真软件与硬件平台相结合,实现软硬件协同加速仿线倍。在传统的设计与验证过程中,设计工程师首先将复杂的系统逐模块的用硬件描述语言表述,待所有模块在仿真器上单独验证通过后,通过模块间整合进行局部和整个设计的仿真假设模块Master和模块Slave是整个复杂设计中的一部分。模块Master负责把输入数据进行数据处理,随后把处理后数据发送到下一个模块 Slave,Slave模块完成一个功能复杂的算法运算,运算结束后把结果返回到模块Master中,进行下一步操作

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